基于CPLD与DSP的数字式电抗器的设计

工作过程为：CPLD控制A/D采样时间，接收经过信号调理电路、模数转换得到的采样数据，写到双口RAM的不同地址区域里；DSP根据CPLD发出的板选信号从双口RAM另一侧读出采样数据，计算需要输出的电流，即指令电流，该电流由逆变器直流侧稳压有功充电电流和感性无功补偿电流组成。再把指令电流写回双口RAM，在CPLD内将指令电流与实测并联电抗器一次侧电流进行比较，产生4路PWM信号，经隔离芯片ADUM3220并通过DB9屏蔽线与驱动器连接，发出+15V或-10V的驱动信号控制主电路中IGBT的开通与关断。同时若驱动模块发生故障时候，驱动模块将通过隔离芯片向CPLD发出故障信号，以使CPLD做出判断；若系统中出现诸如系统短路等故障时，通过4路开关输入电路传输到CPLD中进行处理，发出信号断开继电器，进行系统保护或者系统正常运行时，若需要断开某些设备，也可以通过CPLD发出信号断开继电器。

本文采用高精度的ADC芯片MAX1324与型号为EPM1270T144C5N的逻辑器件CPLD配合将模拟数据转换成数字数据。当控制系统需要对前端采集的模拟信号进行数模转换时，先由CPLD通过低8位数据通道发送8位数据对MAX1324进行通道选择，然后通过控制MAX1324使其对所选通道的模拟信号进行转换，得到对应的14位数字信号，然后再写入相应的CPLD寄存器里进行数据应用。

在工业设计中，为了防止外部电路产生短路等故障引起控制板毁坏，需要在控制器与外部电路之间做隔离保护，多数情况下采用电磁隔离或光电隔离[9]。考虑到驱动器对于输入信号延迟时间60ns的要求，因此本文在控制器和主电路驱动器之间采用电磁隔离，选用ADI公司ADUM3220隔离芯片，该芯片工作频率可以达到1MHz，输出端电压范围+45V～+18V，满足驱动器的输入要求。输入端逻辑电平+33V～+5V，可以与输出电平为+33V的CPLD直接连接。此隔离芯片具有两个输入通道，因此对于主电路4个IGBT产生的4路PWM驱动信号，只需要2个隔离芯片。

本设计选用了型号为FZ400R12KS4的IGBT作为逆变器的开关器件。为了使CPLD输出的PWM能够安全、稳定地驱动IGBT的开关，应在CPLD的PWM信号输出引脚与IGBT之间建立一套驱动电路。本设计所选IGBT为全桥开关且开通触发信号为+15V，关断触发信号为-10V。本文选用瑞士CONCEPT的2SC0435T2A0-17驱动模块，该模块具有以下特点：高集成双通道驱动模块；单通道门级驱动电流为±35A，驱动功率为4W；驱动信号为+15V/-10V；可驱动1200V或1700V IGBT模块；具有SCALE-2技术的驱动器。

3软件设计及系统仿真

数字式电抗器控制器的软件设计根据硬件电路的特点基于DSP+CPLD编程设计。主要分为两部分：系统电信号检测部分和运算控制部分。CPLD编程设计采用了Altera公司推出的Quartus_II 90 Web Edition集成开发环境，应用Verilog语言对控制部分进行编程；DSP的软件设计部分是应用TI公司推出的DSP的开发环境CCS33集成开发环境，编程采用C语言。

为了达到该10kV力系统数字电抗器调节的准确性和时间精度的要求，本文把一个周波正弦函数离散成500个相同时间间距的数组成的函数，由于数字电抗器运行在工频周期下，即一个周波函数的时间为002s。所以每个离散点运行需要的时间为40μs。因此本文可以设置DSP和CPLD的控制周期为40μs。要求CPLD和DSP的运行周期可以整除控制周期。由于控制器中时钟频率为25MHz的有源晶振为CPLD芯片提供时钟频率，因此CPLD在此控制器中的计数周期为40ns，即CPLD的计数器计数1000次完成一个数点的运行。本文DSP设置的主频为125MHz，即计数周期为8ns。本文编程时在CPLD程序中编写板选控制信号模块，将板选控制信号发给DSP以确定两者的通讯是否正常。从CPLD在“0”地址每隔20μs向DSP交替發出“1”和“0”信号，若DSP能读到板选控制信号，说明CPLD与DSP的通讯正常，这也是本设计保护的一部分。CPLD与DSP之间的地址和数据通过SRAM在每个板选控制周期进行一次并行数据通信。

本控制系统中DSP主程序的功能主要是读取從CPLD经双口SRAM传过来的板选控制信号、三路采集信号、判断电压过零点、求出一个工频周波的电抗器一次侧电压、电流以及逆变器直流测电压的平均值，求出指令电流即感性补偿电流和逆变器直流侧稳压充电电流之和[13]。首先对DSP进行初始化，定义地址、固定参数等，设置计算用的标准正弦数组指针，每周期500个点中每个点的正弦函数值是通过MATLB仿真得到的，使之与电网电压波形同步。DSP的板选控制周期为40μs。初始化之后开始从SRAM读取数据的数字量并转换为采集的模拟信号实际值，然后判断电压的过零点，计算实时采集的工频周波内电压平均值、电流平均值、需要补偿的感性无功电流值和逆变器直流侧的有功稳压充电电流值，然后将计算出的感性无功电流值和有功稳压充电电流值按照实际规定方向求和得到指令电流值，最后将指令电流值通过SRAM以14位数据的形式传回到CPLD的寄存器中，与CPLD中的并联数字电控器一次侧实测电流值进行比较产生PWM调制信号。图11为主程序流程图。

数字电抗器控制系统中CPLD主程序的功能主要是完成A/D转换和PWM控制信号及其死区的产生[12]。程序中设置每8μs读取一次3个通道的ADC芯片的并行数字数据，然后通过SRAM传送到DSP里，DSP完成所需要的计算，得到指令电流值，将指令电流值通过SRAM传送给CPLD，接着CPLD通过将实时采集的数字电抗器一侧实测电流值和指令电流值进行比较得出PWM信号，做成死区模式，通过隔离芯片发送到驱动电路，最后驱动电路驱动逆变器IGBT的开通与关断。图12为CPLD程序流程图。

为了防止全桥逆变器每个桥的上下两个IGBT同时导通导致逆变桥短路引起IGBT及直流侧电容的烧坏乃至爆炸，在CPLD程序中通过比较指令电流和实测电流值得出的PWM调制信号需要做一个PWM死区使得逆变器每个全桥的上下两个IGBT不能同时导通但可以同时关断，这样就不会产生上面所提到的逆变桥短路现象。由于在CPLD中产生的PWM调制信号有明显的上升沿和下降沿，所以本文在编程时上升沿延迟4μs，即延迟IGBT开通4μs，下降无延迟，产生PWM死区，解决了逆变器由于单桥上下两个IGBT同时导通导致事故发生的问题。

4实验验证与分析

根据本文上述内容的阐述，在实验室内搭建实验平台验证电力系统并联数字电抗器设计理论[10]。由于实验室内电压等级达不到10kV，所以实验条件如下：电源单相相电压为220V，系统等效电感为自制导线电感为015mH，系统等效对地电容为电力电容器电容值为256μF，并联可调电抗器电感值为556mH。如图13为在CPU中显示的系统调试稳定的逆变器交流侧输出电流波形。

系统调试稳定的电压及电流波形显示，数字电抗器一次侧两端电压波形，为PWM脉宽波形，其幅值为逆变器直流侧电容电压稳定值，转换成近似正弦电压波形为有效值约为216V的交流电压值，达到了通过调试使电力线末端电压与首端电压近似相等的目的。

本文针对10kV电力系统内由于电力传输线分布电容产生的容性无功过剩导致电力传输线末端电压高于首端电压的现象，提出了可根据具体环境实时控制改变电感容量的并联数字电抗器。提出前端、后端电感线圈按电感容量3∶7串联，后者接有二次线圈用于电抗器总电感容量调节的结构。本文通过数字电抗器软件仿真，并搭建数字电抗器低压平台进行试验验证可得，新型数字电抗器调节效果良好，此结构设计具有控制方法比较简单，成本低廉的特点。

参 考 文 献：

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（编辑：关毅）

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